一種自偏置全集成的低功耗帶隙基準(zhǔn)電路設(shè)計
摘要：為滿足可穿戴集成電路的低功耗應(yīng)用需求,設(shè)計了一種自偏置全集成的帶隙基準(zhǔn)電壓電路。該電路采用純CMOS結(jié)構(gòu),利用金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)的閾值電壓與溫度呈反比、熱電壓與溫度呈正比的關(guān)系,通過電路結(jié)構(gòu)設(shè)計與晶體管尺寸優(yōu)化,獲得一個與溫度無關(guān)的基準(zhǔn)電壓。電路中的MOSFET偏置于工作電流極低的亞閾值區(qū),從而有效降低了整個帶隙基準(zhǔn)電路的功耗。采用CSMC 0.18μm CMOS工藝,在Aether軟件環(huán)境下完成了電路的仿真和版圖設(shè)計。后仿真結(jié)果表明,室溫下,電源電壓為3.3 V時,電路總電流為81.2 nA,輸出基準(zhǔn)電壓為1.03 V,啟動時間約為0.48μs,功耗約為268 nW,在-40~125℃的范圍內(nèi)溫度漂移系數(shù)為3.2×10-5/℃。流片后在片測試結(jié)果表明,當(dāng)電源電壓在1.6~3.3 V之間變化時,電路輸出電壓穩(wěn)定。
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半導(dǎo)體技術(shù)雜志
半導(dǎo)體技術(shù)雜志， 月刊，本刊重視學(xué)術(shù)導(dǎo)向，堅持科學(xué)性、學(xué)術(shù)性、先進(jìn)性、創(chuàng)新性，刊載內(nèi)容涉及的欄目：趨勢與展望、半導(dǎo)體集成電路、半導(dǎo)體器件、半導(dǎo)體制備技術(shù)、先進(jìn)封裝技術(shù)等。于1976年經(jīng)新聞總署批準(zhǔn)的正規(guī)刊物。
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